カット不要証明からのVerilog/論理ゲート自動合成パイプライン
Cut-Free Proof to Synthesizable Logic Gate Compiler
システム概要・課題解決のアプローチ
カットを含まない命題論理のシークエント計算証明から、ハザードのない純粋な論理回路ネットリストおよびVerilog HDLコードを合成する教育パイプライン。
English Overview
An educational hardware synthesis toolchain compiling cut-free propositional sequent proofs directly into verifiable, hazard-free Verilog and logic gate netlists.
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